研究開発センター

2011年3月

概要

当社は、リング型発振器を用いたPLLを試作し、世界最小のジッタ、570フェムト（フェムトは千兆分の1）秒を実現しました。

背景

近年、無線機器の通信速度の高速化が進み、無線信号をアナログからデジタルへ変換するAD変換器と、変換のタイミングを決めるクロックPLLにも高い性能が求められています。PLLの出力するクロックに時間的ゆらぎ（ジッタ）があると、AD変換器の性能が劣化します。できるだけジッタを小さくしたいのですが、PLLのジッタと面積・消費電力にはトレードオフの関係があり、ジッタを小さくするためにはPLLの面積・消費電力を大きくしなければなりません。しかし、面積は部品コストに、消費電力は機器の電池寿命に影響するので、いずれもむやみに大きくすることはできません。

特長

PLL内部には発振器があり、その発振器には大きく分けてリング型、LC型の2種類があります。リング型はLC型に比べ面積が小さく実現できるものの、雑音特性が悪いという欠点があります。当社はPLLの面積をなるべく小さくできるようにリング型発振器を採用し、PLLのループ帯域を広帯域化して発振器の雑音の抑制を試みました。

PLLのループ帯域内に存在する発振器の雑音は抑制されることが知られていますが、デジタルPLLのループ帯域を広げると量子化雑音によって雑音特性が劣化し、アナログPLLのループ帯域を広げると基準信号のスプリアスによって雑音特性が劣化します。当社のPLLはデジタルPLLとアナログPLLのハイブリッド構成で、デジタルPLLを用いてリング型発振器と基準信号を位相同期させた後、アナログPLLでの位相同期に切り替え、デジタルPLLの量子化雑音を除去します。また、アナログPLLのループを広帯域化するために利用している差動アンプの同相除去比によって基準信号のスプリアスを抑制します。さらに、基準信号のスプリアスを抑制できた分、アナログPLL内にあるループフィルタを構成する抵抗を小さく設計することができ、結果としてより一層の低雑音化が可能となります。

消費電力の面では、デジタルPLLとのハイブリッド構成にしたためアナログPLLの分周器が不要となり、PLL全体として低消費電力化が可能になりました。試作チップの測定を行った結果、提案のPLLはリング型発振器を用いたPLLの中では世界最小のジッタ、570フェムト（フェムトは千兆分の1）秒を実現していることを確認しました。