－トランジスタの高速化と低消費電力化を同時に実現－

　当社は、32nm世代以降の超低消費電力・高性能LSIの実現に向け、トランジスタ構造の有力候補として検討されている立体構造トランジスタ（FinFET）の電流性能向上と低消費電力化を両立する新手法を開発しました。本成果は、6月17日からホノルルで開催中の半導体国際学会「VLSIシンポジウム」で、17日（現地時間）に発表しました。

　今回開発した手法は、平面型トランジスタの性能向上に用いられる「歪みシリコンチャネル技術」を適用し、n型とp型のFinFETで、ソースとドレインの間に存在するチャネル部と呼ばれるシリコン層に、各方向に最適な伸張や圧縮などの応力を加えたものです。これにより、n型のFinFETの動作速度を2倍以上に、p型のFinFETの動作速度を1.5倍以上に向上させるとともに、一定の動作速度での消費電力を3分の1以下に低減させることが可能になります。またｐ型では、ゲートリーク電流を約70％低減することで、オフ時の消費電力は約20％低減できます。

　現在主流である平面型MOSFETでは、ゲート長の微細化により、トランジスタのチャネル部に対するゲートの制御性が低下し、トランジスタがオフの状態でもソースとドレインとの間を流れるリーク電流の制御が困難になってきています。このリーク電流を制御するため、直方体のシリコンチャネル（Finチャネル）をゲートで取り囲んだFinFET（図１参照）が開発されてきましたが、さらなる高性能化、低消費電力化が課題となっていました。

　当社は、今後も本手法の実用化に向け研究開発を継続することで、32nm世代以降における高性能LSIの実現を目指します。なお、今回の研究開発の一部は、経済産業省研究開発プロジェクト「ナノエレクトロニクス半導体新材料・新構造デバイス技術開発」の一環として実施したものです。

開発の特長

［ 図１：FinFETの構造 ］

［ 図２：３次元構造の応力印加 ］