当社は、ＮＡＮＤ型フラッシュメモリの将来的な大容量化に向け、積層した電極に柱状の素子列を垂直に貫通させて高密度配列した新型３次元メモリセルアレイ（セル配列）技術を開発しました。

　従来の積層メモリ技術は、シリコン基板上に通常の平面メモリセルを形成する工程を層数分繰り返して積み上げていく構造で、一層あたりの製造工程数が多く、大容量化には不向きでした。
　本技術は、微細化によらずメモリセルの高層化で容量を増やす新方式で、多層構造に貫通孔を一括加工する高い製造効率から、将来にわたり継続的に大容量化を実現する一手段となります。

　今回はセル構造などの要素技術を確立したもので、今後当社では、本技術を次々世代以降に適用する技術の候補と位置付け、従来方式と同等の性能や信頼性の確保に向け開発を進めます。
　なお、本技術については、京都で開催中の国際学会「ＶＬＳＩシンポジウム」において、本日講演を行いました。

　本方式の加工プロセスでは、まず、ゲート電極と層間絶縁膜を互い違いに積み重ねた積層構造に、最上層から最下層まで貫通する孔を一度に開け、不純物を含むシリコンを柱状に埋め込みます。
　これにより、シリコンの柱をゲート電極層が一定間隔ごとに覆う構造となり、各交点にあらかじめデータ保持用の窒化シリコン膜^＊などを形成しておけば、ＮＡＮＤセルとして機能します。

　ＮＡＮＤ型のメモリセルは、多数の素子を直列接続で一括処理する方式です。今回の技術では、積層数を増やすほど接続素子数が増え、チップ面積を増やすことなく大容量化できます。
　例えば３２層の場合、同一世代の従来型ＮＡＮＤセルの約１０倍の集積度を実現可能です。

　積層構造への貫通孔の加工は、当社独自の高精度なエッチング技術により実現しており、その他本技術に必要なプロセスは従来とほぼ同じ装置と材料で構築することができます。
　さらに、本方式では、データの読み書きに必要な周辺回路を複数のシリコン柱で共有する形で最適に配置できるため、周辺回路の面積の削減にもつながります。

（ご参考）