本開発品は、世界最高速のアクセス時間２６ナノ秒を実現するとともに、チッ プ面積の小形化の実現やフレキシブルリダンダンシ方式( 1)の採用により高歩留 まりを実現できるなど量産性に優れています。

　本開発品は、情報を高速かつ大量に転送できる８Ｍワード×３２ビット構成で すが、内部回路に最適設計を施しているため、１６Ｍワード×１６ビット構成、 ３２Ｍワード×８ビット構成、６４Ｍワード×４ビット構成へも容易に展開でき ます。また、今回の技術の延長として、今後は×６４ビット構成へも展開してい きます。さらに、米国の標準規格であるＪＥＤＥＣ（共同電子機器技術委員会： パッケージ標準委員会）の最終規格案にパッケージと基本的なピン配置が準拠し ているなど、商品化を前提とした設計となっています。

　３社は、今後さらに量産化に適した完成度の高いデバイスを実現するために共 同で開発作業を進めていきます。

　ＤＲＡＭに代表される最先端の半導体製品を開発していくためには、ますます 膨大な開発費が必要になるとともに、回路設計や微細加工技術、材料、プロセス 技術の各面で新しい課題が出てくるものと予想されています。
　今回の日米欧３社による共同開発は、世界的に高い技術力を有した３社が、１ 千億円以上の開発費用がかかると言われる２５６メガビットＤＲＡＭの開発にお いて、開発費用を分担し、各社の有する技術や設備を結集することにより、より 早く効率的に優れた開発成果を得ることを目的に行っているものです。

　本開発品は、このような背景の下で実現された大きな成果であり、今後の半導 体事業を展開していく上で意義深い成果であると思われます。

　本開発品は、①０．２５μｍのＣＭＯＳ微細加工技術の採用、②世界最小のセ ル面積０．６０５μ㎡の実現、③パッケージの両端に入出力ピンを配置して、Ｃ ＰＵ（中央演算処理装置）とデータの出し入れを行うデータバスのピン配置を最 適にし、アドレスバスやセンスアンプなどの周辺回路の配置など内部回路の最適 設計などにより、世界最小のチップ面積２８５．５㎜2 を実現しています。
　また、情報を高速かつ大量に転送できる８Ｍワード×３２ビットの多ビット構 成を実現しています。

　現在、生産されているＤＲＡＭの約６５％はパソコンに搭載されています。パ ソコンの心臓部であるＣＰＵは、年々高性能・高機能化の傾向にありますが、こ れに伴いパソコンの主記憶素子であるＤＲＡＭには、①ＣＰＵの外部バス幅の増 加に対応できる多ビット化の実現、②ＣＰＵの動作周波数の高速化に対応できる 高転送レートの実現（サイクル時間の高速化）が求められています。

　現在主力の１６メガビットＤＲＡＭは、パソコン向けには×１６ビットタイプ が主流になっていますが、２５６メガビットＤＲＡＭが主力になる頃には、ＤＲ ＡＭ消費量の大半を占めるパソコン向けには、×３２ビット以上のビット構成を 実現したタイプが必要になってきます。

　本開発品は、×３２ビットの多ビット化を実現しているとともに、内部回路に 最適設計を施しているため、市場の要求に応じて×１６ビット、×８ビット、× ４ビットへの展開も可能です。また、今回の技術の延長として、今後は×６４ビ ット構成へも展開していくなど、さらなる多ビット展開もしていきます。
　さらに、従来主力のファースト・ページ・モードに比べて、高速に大量の情報 を転送できるハイパー・ページ・モード（ＥＤＯ）を採用しているとともに、さ らなる高速転送が可能なパイプライン・バースト・モードにも容易に拡張するこ とが可能など、ＣＰＵの高速化に対応しています。

　２５６メガビットＤＲＡＭは、現在主流の１６メガビットＤＲＡＭの１６倍の 情報量を扱うことができるメモリ素子で、新聞１，０００ページ以上の情報を記 憶できます。　　　　　　　　　　　　　　　　　　　

　本開発品は、６月６日から京都府の京都グランドホテルで開催されているＶＬ ＳＩシンポジウムで発表する予定です。

本開発品の主な技術の特長

1. 絶縁膜やタングステン（導電層）などを化学的・機械的に研磨して平坦化す る技術（ＣＭＰ）を用いることにより、０．２５μｍのＣＭＯＳ微細加工技 術を実現しており、世界最小のチップ面積２８５．５㎜2 の中に、約３億５ 千万トランジスタを集積しています。

2. ×３２ビットの多ビット構成で、２５６ビットの内部バスを有しており、内 部回路に最適設計を施しているため、市場の要求に応じて×１６ビット、× ８ビット、×４ビットへの展開も可能です。将来的には×６４ビットにも対 応していきます。　　　　　　　　　　　　　　　

3. パッケージの両端に入出力ピンを配置して、ＣＰＵ（中央演算処理装置）と データの出し入れを行うデータバスのピン配置を最適にし、セルアレーから 外部へ取り出す際の配線も最適にしています。このため、アドレスバスやセ ンスアンプなどの周辺回路の配置も最適にした内部回路の最適設計などによ り、世界最小のチップ面積２８５．５㎜2 を実現しています。

4. セル内に不良がある場合に、製造工程のテストの段階で効率良く救済するこ とが可能なフレキシブルリダンダンシ方式の採用により、チップ面積を小形 化できるとともに高歩留まりを実現できます。

5. セルのキャパシタは、溝堀り形（トレンチ構造）を用いており、スイッチン グトランジスタと７μｍの深さを持つトレンチキャパシタと立体的に接続す る自己整合埋込コンタクト型トレンチセルを採用しています。従来のように マスクを用いてチップ表面にトランジスタとトレンチキャパシタとを接続さ せるストラップを形成する場合に比べて、コンタクトのために設けていた面 積が平面的に全く必要なくなるため、セル面積を小形化でき、従来構造のト レンチセルに比べて約２５％小形の世界最小のセル面積０．６０５μ㎡を実 現しています。　　　　　　　　　　　　　　

6. 電源電圧は３．３Ｖで、アクセス時間は環境最悪条件下（２．８Ｖ、８５℃） で業界最高速の２６ナノ秒を実現しています。このため、量産時には４０ナノ秒 のアクセス時間は確保できる特性であるとともに、電源電圧は２．５Ｖにも対応 できる設計になっています。また、１００ＭＨｚのＥＤＯ出力を有しています。

7. 米国の標準規格であるＪＥＤＥＣ（共同電子機器技術委員会：パッケージ標 準委員会の最終規格案にパッケージとピン配置が準拠しているなど、商品化 を前提とした設計となっています。

（注１）専用の予備ブロック内に複数のブロック分（１６メガビット）の予備の

　　　　アドレスライン（１２８キロビット）を備えた方式。従来のように１ブ

　　　　ロック（１メガビット）に１つの予備ライン（８キロビット）を有する

　　　　場合は、アドレスラインに不良がある場合に、１ブロックで１つの不良

　　　　しか救済できず（ブロック内にある予備ラインでしか置き換えができな

　　　　い）、１ブロックに複数の不良があるときは不良チップとみなされた。

　　　　今回の新方式は、１ブロックの複数の不良に対しても対応でき、製造工

　　　　程のテストの段階で良品として救済することが可能であるため高歩留ま

　　　　りを実現できる。

本開発品の主な仕様

　プロセス　　　　　０．２５μｍＣＭＯＳ

　チップサイズ　　　２８５．５㎜2 （１３．２５㎜×２１．５５㎜）

　電源電圧　　　　　３．３Ｖ／２．５Ｖ

　ビット構成　　　　×３２／×１６／×８／×４

　動作速度　　　　　ｔＲＡＣ＝２６ナノ秒、ＥＤＯ：１００ＭＨｚ

　リフレッシュ機能　８キロサイクル

　キャパシタ容量　　３５ｆＦ

　動作モード　　　　ファースト・ページ・モード、ハイパー・ページ・モード（ＥＤＯ)